Курсовая работа: Схема електрична принципова модуля на базі 8-розрядного мікропроцесора

Програмований контролер клавіатури КР580ВВ79.

Системний контролер КР580ВК28.

Схеми виконані по n-МОП технології, вхідні і вихідні сигнали відповідають рівням роботи ТТЛ-схем. Мікро-ЕОМ, побудована на базі комплекту, працює з тактовою частотою до 2 Мгц. Схеми програмуються за допомогою фіксованого набору команд МП ВІС КР580ВМ80.

Мікропроцесорна ВІС КР580ВМ80 являє собою однокристальний 8-розрядний МП із двома магістралями: однонапрямленою 16-розрядною адресною магістраллю (МА), двонаправленою 8-розрядною магістраллю даних (МД), і 12 сигналами керування (шість вхідних і шість вихідних). МП застосовується як центральний процесор у пристроях обробки даних і керування. Канал адреси забезпечує пряму адресацію зовнішньої пам'яті обсягом до 65535 байт, 256 пристроїв введення і 256 пристроїв виведення.

Мікропроцесорна ВІС розрахована на виконання логічних і арифметичних операцій з 8-розрядними числами в двійковій і десятковій системах числення, а також операцій з подвійною розрядністю (з 16-розрядними числами).

Як системний контролер буде використовуватися ВІС КР580ВК28, яка необхідна для фіксації слова - стану МП, вироблення системних керуючих сигналів, буферизації шини даних МП і керування напрямком передачі даних.

1.2. Технічні характеристики

Проектована МП система має наступні основні технічні характеристики:

Елементна база - мікросхеми серій К580.

Базовий комплект - ВІС серії К580.

Центральний процесор - КР580ВМ80А.

Розрядність шини адреси - 1 б біт.

Розрядність шини даних - 8 біт.

Число команд - 244.

Формати команд - нуль-, одне - і двохадресні.

Розрядність команд - 8,16, 24 біт.

Формат даних - двійкові числа з фіксованою комою.

Способи адресації - пряма, непряма, безпосередня, неявна

Число 8-розрядних регістрів загального призначення - 6.

Час виконання команд додавання R-R - не більш 2 мкс.

Число адресуємих регістрів введення-виведення - 256.

Обсяг адресуємої пам'яті - 64 К байт.

Ємність ПЗП - 16 К байт,

Ємність ОЗП - 64 К байт.

Продуктивність - 110 тис. оп/с.

Система переривань - програмно-пріоритетна з 8 лініями апаратного переривання.

Час реакції на переривання - 18 мкс.

Параметри вхідних і вихідних сигналів сумісні з ТТЛ-рівнями.

1.3. Розробка і обґрунтування схеми електричної структурної

Схему електричну структурну пристрою розглянемо на прикладі мікросхеми КР1810ВБ89 (рисунок 1.3.1) призначеної для реалізації пріоритетного безконфліктного доступу до системної шини мультипроцесорної системи. Арбітр шини дешифрує стан мультипроцесора, виробляє керуючі сигнали для організації доступу до шини типу Мультибас і керує контролерами шини й регістрами для фіксації адреси.

Арбітр шини складається з наступних функціональних блоків: дешифратора станів, що декодує стан мікропроцесора і формує сигнали, що надходять на схеми арбітражу й інтерфейсу системної шини; схеми арбітражу керуючої разом зі схемами арбітражу інших арбітрів пріоритетним доступом; схеми інтерфейсу системної шини, що виробляє сигнали запиту на захоплення системної шини і приймаючого сигналів підтвердження захоплення; схеми керування і синхронізації; схеми керування контролером шини й фіксаторами адреси.