Реферат: Блок памяти
В разрабатываемом блоке память подключена к микропроцессору (МП) посредством трех шин: шины данных (ШД), шины адреса (ША) и шины управления. При обращении к памяти МП выставляет по ША адрес ячейки памяти (ЯП), а по ШУ - сигнал MEMRD в цикле чтения памяти или MEMWR в цикле записи (рис. 3.1). Причем эти сигналы управления активно низкие и одновременно никогда не могут быть активными. В цикле чтения информация передается по ШД из памяти в МП, а в цикле записи - из МП в память. Если же к памяти обращения нет, то ее выходы отключены от ШД. Описанный алгоритм работы памяти реализовывается схемой управления, которая входит в состав разрабатываемого блока.
 |
Память МПС включает в себя ПЗУ, предназначенное для хранения программ, различных констант, табличных данных и т.д., и ОЗУ, которое используется для хранения промежуточных данных и массивов данных, поступающих с внешних устройств, организации стековой памяти и т.д. Область адресов ЯП ПЗУ лежит начиная с нулевого до максимального, определяемого информационным объемом этого узла, следом за которыми располагаются адреса ЯП ОЗУ.
Таким образом в состав разрабатываемого блока памяти входит блок ПЗУ, блок ОЗУ и схема управления.
3.1. Разработка электрических схем блоков ПЗУ и ОЗУ.
Заданные микросхемы ПЗУ К556РТ20 и ОЗУ К132РУ9А имеют объём 1К*8 и 1К*4 соответственно.
Для увеличения “ширины” выборки необходимо объединить соответствующие адресные входы и входы управления микросхем памяти. Из сказанного следует, что для микросхем ПЗУ, увеличение “ширины” выборки не требуется, а для ОЗУ требуется объединить 2 микросхемы.
Для увеличения информационной ёмкости объединяем соответствующие входы и соответствующие выходы для ПЗУ – 20 микросхем, а для ОЗУ – 20 микросхемы. Получим информационную ёмкость соответственно 20К*8 и 10К*8.
Для уменьшения емкостной нагрузки системной шины внутренние шины адреса и данных блоков подключаем к ней через буферные формирователи построенные на микросхемах К1554АП6. Причем разобьём БП на две составные части: блок ПЗУ и блок ОЗУ. Входы и выходы этих блоков подключим к разным буферным формирователям.
Составим карту памяти заданного устройства:
| А14 | А13 | А12 | А11 | А10 | А9 | А8 | А7 | А6 | А5 | А4 | А3 | А2 | А1 | А0 | Узел |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | ПЗУ |
| Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | ПЗУ |
| 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | ПЗУ |
| 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | ОЗУ |
| Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | Х | ОЗУ |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | ОЗУ |
Для адресации разрабатываемого БП можно использовать четыре дешифратора 1554ИД7 (имеющим организацию 3*8). Старшие разряды адресов используются для подачи сигналов на входы разрешения дешифраторов.
3.2. Разработка селектора адреса.
Так как выбор между блоками ПЗУ и ОЗУ осуществляется разрядами адреса (А12 ¸А14 ), будем использовать эти адреса для синтезирования схемы селектора адреса.
Синтезируем схему селектора адреса с помощью карт Карно.
|
А14 C | А13 B | А12 A | F |
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
F=CA+CB=CA+CB=CA × CB
Для управления работой селектора адреса используем сигналы 
и 
, так как определенный блок выбирается низким уровнем сигнала.
Селектор адреса вырабатывает сигналы AS0 и AS1, при обращении к ПЗУ и ОЗУ, соответственно. При этом оба этих сигнала активно низкие. Сигналы AS0 или AS1 только тогда будут выбирать один из блоков памяти, когда один из сигналов MEMWR или MEMRD будет активным низким. Если же оба сигнала будут активно высокими, то это будет запретом обращения к памяти.
3.3. Временная диаграмма работы БП.
 |
A
 |
|
 | |
 |  |
RD
 |
|
 | |||
| |||
tA – время установки адреса
tp1 – время считывания (40 нс для 556РТ20);
tH1 – время удержания адреса
4. Расчет электрических параметров блока памяти.
Максимально допустимое количество объединяемых входов КI микросхем памяти определим из того, что суммарные токи нагрузки для высокого и низкого уровней сигнала и емкостная нагрузка не должны превышать значений, допустимых для выхода буферного каскада, используемого в данной цепи:
,
где IOH , IOL , COL - максимально допустимые значения токов нагрузки высокого и низкого уровней и емкости нагрузки буферного элемента, IIH , IIL , CI - входные токи высокого и низкого уровней и емкость входов, СМ - емкость монтажа.
KI ПЗУ =min(76*10-3 /0.25*10-3 ;81*10-3 /40*10-6 ;500-20/15)=32
KОЗУ =min(76*10-3 /0.2*10-3 ;81*10-3 /4*10-6 ;500-20/10)=48
Так как у нас используется 20 микросхем, то условие выполняется.
Определяем максимально допустимое количество объединяемых выходов КО
,
где CLMAX - максимально допустимая емкость нагрузки выхода, CO - емкость выхода, C I , NIN - емкость и количество входов, подключенных к данному выходу, CM - емкость монтажа.
200СLMAX ПЗУ >=8(20-1)+15*1+20=187
200СLMAX ОЗУ >=7(20-1)+15*1+20=168
Из расчета видно что для буферизации ШД достаточно одной МС буфера К1554АП6 как для ПЗУ так и для ОЗУ.