Учебное пособие: Триггеры

JK ‑триггер может иметь два дополнительных входа (асинхронных): предварительной установки S и очистки R (рис.12.21).

Рис.12.21. Условное графическое обозначение JK-триггера с дополнительными входами

Асинхронные входы (S и R ) в активных состояниях блокируют действия синхронных входов. Активным состояниям асинхронных входов соответствуют три первых строки табл.12.7. В этих режимах синхронные входы блокированны и их состояния не влияют на состояние выходов триггера, поэтому для входов J , K и C в этих строках поставлен знак Х (любое состояние). Одновременная подача на оба асинхронных входа активного уровня сигнала (логического 0 ) соответствует запрещенному состоянию. При блокировании обоих асинхронных входов (S и R ) уровнем логической 1 ,работу триггера контролируют синхронные входы. Это показано в четырех нижних строках табл.12.7.

Таблица 12.7. Таблица истинности для JK ‑триггера с дополнительными входами

JK ‑триггеры широко применяются во многих цифровых схемах, в частности они используются для построения счетчиков. Схема фиксатораФиксатором можно назвать любое цифровое запоминающее устройство. Примером такого устройства является D ‑триггер. В микросхемном исполнении разработано большое число фиксаторов. Рассмотрим одну из таких схем: 4 ‑разрядный прозрачный фиксатор типа К155ТМ7 (зарубежный аналог — схема 7475), относящийся к классу ТТЛ - схем. Устройство состоит из четырех D ‑триггеров, объединенных в одной ИС. Условное графическое обозначение фиксатора показано на рис.12.22.

Рис.12.22. Условное графическое обозначение фиксатора

Информационный вход D0 , а также выходы Q0 и относятся к первому D ‑триггеру. Разрешающий вход Е0-1 аналогичен синхронизирующему входу D ‑триггера и используется для управления сразу двумя триггерами D0 и D1 внутри ИС. Анализ табл.12.8 показывает, что если на разрешающем входе действует уровень логической 1 , данные сразу не передаются (без ожидания тактового импульса) с соответствующих D -входов на соответствующие выходы Q и . В режиме пересылки данных сигналы на Q ‑выходах фиксатора просто повторяют сигналы на соответствующих D ‑входах.

При установке на разрешающем входе уровня логического 0 , соответствующие D ‑триггеры переводятся в режим фиксации данных. Информационные сигналы, которые действовали на выходах Q в момент перехода фиксатора в этот режим, сохраняются даже при изменении сигналов на входах D , т.е. данные оказываются «запертыми».

Таблица 12.8. Таблица истинности для фиксатора

Данную схему называют прозрачным фиксатором , поскольку при наличии высокого уровня сигнала на входе Е выходные сигналы точно отслеживают информационные сигналы на D ‑входах («насквозь просматривают»). Вход Е2-3 контролирует работу триггеров D2 и D3 .

Двухступенчатые триггеры

Для надёжной и чёткой работы триггерных ячеек в многоразрядных устройствах (регистрах, счётчиках) используются двухступенчатые триггеры, называемые MS ‑триггерами (master /slave — ведущий/ведомый или «мастер»/ «помощник»). Схема такого триггера, состоящего из двух синхронных RS ‑триггеров, показана на рис.12.23.

Входы с обоих триггеров ТМ (мастера) и ТП (помощника) соединены между собой через инвертор. На рис.12.24 показана диаграмма, из которой видно, что составным триггером ТМ ‑ТП управляет полный (с фронтом и срезом) тактовый импульс C . Входная комбинация будет записана в ТМ в момент прихода положительного перепада тактового импульса С . В этот момент в ТП информация попасть не может. Когда придёт отрицательный перепад входного импульса С , на выходе инвертора он появится как положительный. Положительный перепад импульса перепишет данные от выходов ’ и ’ в ТП .

Рис.12.23. Схема двухступенчатого RS ‑триггера

Принцип работы двухступенчатого RS ‑триггера иллюстрирует табл.12.9.

Таблица 12.9. Таблица истинности для двухступенчатого RS ‑триггера

Условное графическое обозначение двухступенчатого RS ‑триггера показано на рис.12.25.

Рис.12.25. Условное графическое обозначение двухступенчатого RS ‑триггера

Двухфазный способ управления полным тактовым импульсом С применяется и для двухступенчатых JK ‑триггеров (рис.12.26). Этот триггер, как и простой JK ‑триггер, имеет обратные связи с выходов на входы, исключающие неопределённое логическое состояние. На рис.12.27 показана временная диаграмма переключающего импульса, на которой отмечены этапы работы составного триггера. В момент t1 ТП изолирован от ТМ ; в момент t2 разрешается приём данных входами ТМ . С приходом отрицательного перепада импульса в момент t3 запрещается приём данных входами ТМ , а в момент t4 заканчивается перенос данных из ТМ в ТП .

Рис.12.26. Схема двухступенчатого JK ‑триггера

Рис.12.27. Временная диаграмма управления двухступенчатым JK ‑триггером

Привлекательное свойство двухступенчатого триггера состоит в том, что входы приёма данных за период тактового импульса, т.е. во время загрузки 1 бита информации, не имеют сквозной связи с выходными цепями. Изоляция входов от выходов обеспечивает устойчивое переключение триггера, если частота тактовых импульсов нестабильна.