Реферат: Обзор архитектуры процессоров Intel

работоспособности: с помощью битов регистра TR12 можно запретить новые

архитектурные свойства (предскизиние и трассировку ветвлений, параллельное

выполнение инструкций), а также работу кэша L1.

средства мониторинга произволительности . Сюда входят таймер реального времени

(TSC) – 64 битный счётчик, работающий на инкремент с каждым тактом ядра ЦП,

для его чтения предназначена команда RDTSC; счётчики событий CTR0 и CTR1 – оба

разрядностью 40 бит, программируются на подсчёт событий различных классов,

связанных с шинными операциями, исполнением инструкций, работой конвейеров,

кэша и т.п.

регистры-фиксаторы адреса и данных цикла, вызвавшего срабатывание контроля

машинной ошибки.

Применено выявление ошибок внутренних устройств (внутренний контроль паритета) и

внешнего интерфейса шины, контроль паритета шины адреса.

В состав чипа введён APIC (Advanced Programmable Interrupt Controller) –

расширенный программируемый контроллер прерываний.

Реализована возможность построения многопроцессорных (максимальное количестно ЦП

– 2 штуки) систем двух типов: SMP – синхронная многопроцессорная обработка, и

FRC – функционально избыточная система.

Режим SMP (поддерживают процессоры Pentium начиная со второго поколения –

Pentium 75 и далее). Каждый ЦП выполняет свою задачу, порученную ему

операционной системой (Novell NetWare, OS/2, Windows NT, UNIX). При этом оба ЦП

разделяют общие ресурсы компьютера, включая память и внешние устройства. В

каждый момент времени шиной может управлять только один процессор из двух, по

определённым правилам они меняются ролями. Для обработки аппаратных прерываний

традиционные аппаратные средства становятся непригодными, так как пежняя схема

подачи запроса INTR и передачи вектора в цикле INTA# ориентирована на

единственность ЦП. Для решения этой задачи в структуру Pentium начиная со

второго поколения был включён APIC. Этот контроллер имеет внешние сигналы

локальных прерываний (LINT) и трёхпроводную интерфейсную шину, по которой оба