Реферат: Устройство преобразования цифровой информации с ее шифрованием

Блок шифрования организован в виде сдвигового регистра с обратными связями, в которые включены элементы суммирования по модулю два, генерирующего поток ключей Результат генерации суммируется по модуля два с последовательным кодом, полученным с выхода блока преобразования параллельного кода в последовательный и выдается приемнику. Блок шифрования однократно при начале работы устройства загружается начальным значением Key по сигналу Load.

Блок шифрования реализовать на основе 30-и битового сдвигового регистра с обратными связями.

VHDL КОД:

library IEEE;

use IEEE.std_logic_1164.all;

entity BCODE is port (

CLK : in std_logic; LOAD : in std_logic; DIN : in std_logic;

DATA : in std_logic_vector(29 downto 0); SO : out std_logic

);

end entity;

architecture BCODE of BCODE is

signal TEMP_SO : std_logic_vector(29 downto 0);

begin process(CLK,LOAD) begin

if LOAD = '1' then

TEMP_SO <= DATA;

ELSif rising_edge(CLK) then

TEMP_SO <= ((TEMP_SO(0)XOR

TEMP_SO(18))XOR TEMP_SO(19)) & TEMP_SO(29 downto 1);

end if;

end process;

SO <= TEMP_SO(0)XOR DIN;

end architecture;

Блок ОЗУ

ОЗУ с раздельными шинами чтения и записи данных

we	data	addr	Q
1	data	<=addr	Data
0	X	<=addr	dataaddr

VHDL КОД

library IEEE;

use IEEE.std_logic_1164.all;

use IEEE.std_logic_unsigned.all;

entity ram is port (