Контрольная работа: Розробка структурної схеми процесорного елемента та мікропрограми керування для реалізації команди
На структурній схемі знехтувано лініями керування та лініями синхронізації, по яким пристрій управління посилає сигнали до всіх елементів процесора.
На рис 2 (додаток 1) показана розроблена архітектура процесора. В ній арифметико-логічний пристрій (АЛП) і всі регістри з'єднані однією загальною шиною. Це внутрішня шина процесора, яку не слід плутати з зовнішньою шиною, що з'єднує процесор з основною пам'яттю і пристроями введення\виведення.
Лінії даних і адреси зовнішньої шини пам'яті з'єднані з внутрішньою шиною процесора через регістр даних пам'яті, MDR, і регістр адреси пам'яті, MAR. Регістр MDR має два входи і два виходи. Дані можуть завантажуватися в нього або з зовнішньої шини пам'яті, або з внутрішньої шини процесора. Дані, що зберігаються в MDR також можуть бути поміщені на будь-яку з цих шин. Вхід регістра MAR з'єднаний із внутрішньою шиною і регістром PC, а його вихід — із зовнішньою. Керуючі лінії шини пам'яті з'єднані з дешифратором команди і керуючим логічним блоком.
Всі операції всередині процесора виконуються протягом періодів часу, що обумовлені тактовим сигналом процесора, або сигналом синхронізації, що надходить від пристрою управління, в якості якого в нашому випадку вступає мікроконтроллер. Сигнали, що керують конкретними операціями пересилання, активізуються на початку такту.
1.3 Реалізація пристрою управління
Пристрій управління реалізований у вигляді мікроконтроллера. Мікроконтроллер можна взяти будь-який, єдина вимога до нього — наявність п’яти потрів введення/виведення. Нехай було взято мікроконтроллер сімейства MCS-51.
4 порти введення/виведення під’єднані до управляючих ліній всіх елементів процесора. Інший 5-тий порт використовуються для введення чи виведення 8-бітних даних. Цей порт (P.2)може обмінюватись даними з молодшим та старшим байтом регістру IR.Призначення портів зображено на рис 1.
| R0in P1.0 | • | • | P0.0 IRcopin |
| R0out P1.1 | • | • | P0.1 IRcopout_mc |
| R1in P1.2 | • | • | P0.2 Yin |
| R1out P1.3 | • | • | P0.3 Yout |
| R2in P1.4 | • | • | P0.4 Zin |
| R2out P1.5 | • | • | P0.5 Zout |
| R3in P1.6 | • | • | P0.6 CLK |
| R3out P1.7 | • | • | P0.7 PCinc |
| PCin P3.0 | • | • | P2.0 IR 0 |
| PCout P3.1 | • | • | P2.1 IR 1 |
| PC_to_MAR P3.2 | • | • | P2.2 IR 2 |
| MFC P3.3 | • | • | P2.3 IR 3 |
| MARin P3.4 | • | • | P2.4 IR 4 |
| MRead P3.5 | • | • | P2.5 IR 5 |
| MDRin P3.6 | • | • | P2.6 IR 6 |
| MDRout P3.7 | • | • | P2.7 IR 7 |
| • | P4.0 ALUe0 | ||
| • | P4.1 ALUe1 | ||
| • | P4.2 ALUe2 | ||
| • | P4.3 ALUe3 | ||
| • | P4.4 ALUm | ||
| • | P4.5 IRoffin | ||
| • | P4.6 IRoffout | ||
| • | P4.7 |
Рис 1. Призначення портів пристрою управління
Розшифровка позначень
Біти портів для отримання сигналів (введення)
MFC— лінія для отримання сигналу готовності пам’яті.
Біти портів для керування (виведення):
Xin — лінія дозволу на вхід даних в регістр Xз шини.
Xout — лінія дозволу навидачу даних з регістру Xна шину.
Xin _ mc — лінія дозволу на вхід даних в регістр Xз порта мікроконтроллера.
Xout _ mc — лінія дозволу навидачу даних з регістру Xна порт мікроконтроллера.
CLK— лінія для сигналів синхронізації
PCinc — лінія для активації пристрою приросту
MRead— лінія для сигналу читання з пам’яті
PC_to_MAR— лінія дозволу пересилки даних з регістра PCв регістр MAR.
ALUe0.. ALUe0 — лінії для видачі на АЛП коду операції
ALUm— лінія вибору режиму роботи АПЛ (арифметичний / логічний)
Портдля обміну даними (введення/виведення)
IR— порт може обмінюватисьданими з молодшим байтом регістру IRта отримувати дані зі старшого байту регістру IR.
2. Розробка мікропрограми
2.1 Загальний алгоритм виконання процесором команди SBR Rm , B
Для виконання програми процесор вибирає команди з пам'яті по одній і виконує обумовлені ними дії. Команди вибираються з послідовних адрес пам'яті доти, доки не зустрінеться команда переходу або розгалуження. Для цього в лічильнику команд (PC) відслідковується адреса чергової команди, що підлягає виконанню. Після вибору цієї команди вміст регістра PC змінюється так, щоб він вказував на наступну команду в пам'яті в порядку розташування адрес. Команда розгалуження може завантажити в PC іншу адресу.
Загальний алгоритм роботи процесора можна зобразити наступним чином:
1. Вибірка машинної команди
2. Збільшення лічильника команд на довжину команди
3. Дешифрація команди
4. Вибірка операнду (якщо потрібно)