Курсовая работа: Многопроцессорный вычислительный комплекс
В комплексах с многовходовыми ОЗУ все , что связано с коммутацией устройств , осуществляется в ОЗУ. В этом случае модули ОЗУ имеют число входов , равное числу устройств , которые к ним подключаются, т.е. для каждого устройства предусматривается свой вход в ОЗУ. В таких комплексах очень просто решается вопрос о выделении каждому процессору своей оперативной памяти, недоступной другим процессорам. Выделение индивидуальной памяти каждому процессору позволяет хранить в ней информацию, которая необходима только одному процессору. Это позволяет избежать части конфликтов, которые неизбежно возникают при общей оперативной памяти. Кроме того, уменьшается вероятность искажения информации в ОЗУ другими процессорами.
Однако комплексы с многовходовыми ОЗУ имеют тот недостаток, что в случае выхода из строя какого-либо процессора, доступ к его памяти затруднен и информация может быть переписана в другой модуль ОЗУ только через канал ввода-вывода и внешнее запоминающее устройство, что требует много времени.
1. Разработка структурной схемы
Целью данного курсового проекта является разработка структуры многопроцессорного вычислительного комплекса с многовходовым ОЗУ.
Структурная схема такого МПВК приведена в приложении на схеме 1.
Рассмотрим блоки, представленные на данной схеме.
1. Блок генерации сигналов.
Функционирование любого вычислительного комплекса основывается на сигналах. Основные сигналы, которые присутствуют в любом компьютере это CLK и RESET. Сигнал CLK используется для синхпронизации раборы всех блоков вычислительного комплекса. Сигнал RESET используется для сброса всех блоков вычислительного комплекса или установки их в исходное состояние. Вышеописанные сигналы формируются блоком генерации сигналов.
Для формирования сигналов блок генерации сигналов должен получать информацию о работе других блоков (чем они занимаются в данный момент времени). Такая информация поступает в блок при помощи сигналов S0 и S1. После декодирования этих сигналов, блок выдает сигнал готовности READY для тех устройств, которые необходимы для выполнения поставленной задачи.
2. Блок микропроцессора.
По данным задания курсового проекта блоков микропроцессора должно быть два. Оба блока работают на одинаковой частоте, т.к. используют идентичные сигналы синхронизации. Внутренняя структура блоков и выполняемые ими функции полностью совпадают, поэтому рассмотрим только один микропроцессорный блок.
Микропроцессорный блок является главным элементом МПВК. Он организует работу всего МПВК. Для связи со всеми блоками комплекса микропроцессорный блок использует сигнал READY, который выдается блоком генерации и разрешает микропроцессорному блоку начать работу по решению следующей задачи
Для работы с передачей информации блок микропроцессора выдает сигналы: S0 и S1 для блока генерации, MEMR, MEMW, IOR, IOW для блока сопряжения. Сигнал MEMR показывает, что блоку микропроцессора необходимо прочитать данные из блока памяти и блок сопряжения должен установить связь между этими блоками. Сигнал MEMW показывает, что блоку микропроцессора необходимо занести данные в блок памяти. Сигнал IOR показывает, что блоку микропроцессора необходимо прочитать данные из периферийного устройства и блок сопряжения должен соединить микропроцессорный блок с блоком контроллеров ПУ, через который проходят данные. Сигнал IOW показывает, что блоку необходимо вывести данные на какое-то ПУ.
В блоке есть две шестнадцатиразрядные шины: шина адреса ( ADDRES[0..15] ) и шина данных ( DATA[0..15] ). Это двунаправленные шины, по которым происходит передача адресов и данных во всех направлениях.
Такие сигналы и шины присущи любому компьютеру и являются стандартными.
Для того, чтобы организовать совместную работу двух микропроцессорных блоков в курсовом проекте введен сигнал BUSY. Этот сигнал вырабатывается после анализа текущих задач, которые выполняют блоки, или задач, которые они намерены выполнять.
В многопроцессорном вычислительном комплексе необходимо отследить ситуации, когда происходит одновременное обращение к блоку памяти или когда во время работы с блоком памяти одним блоком происходит обращение к памяти от другого блока. При выявлении таких ситуаций сигналом BUSY, один из микропроцессорных блоков переводится в состояние ожидания.
3. Блок сопряжения.
Предназначен для подключения микропроцессорных блоков к блоку контроллеров периферийных устройств и к блоку памяти. В блоке сопряжения происходит выяснение к какому ПУ или к какой части модуля памяти необходимо подключиться микропроцессорному блоку и соединение его с данным устройством.
Так же в этом блоке реализован механизм отслеживания исключительных ситуаций и организации работы после них. Блок организует передачу данных и адресов по четырем независимым двунаправленным шинам. Для работы с периферийными устройствами блок получает сигнал INT, который показывает, что какому-то ПУ необходимо прервать работу микропроцессорного блока. Блок сопряжения анализирует этот сигнал и выполняет действия, необходимые для передачи прерывания.
4. Блок памяти.
По данным задания к курсовому проекту модуль памяти должен содержать ПЗУ на 256 кбайта и ОЗУ на 640 кбайт. Для обращения к ячейкам памяти используется шестнадцатиразрядная шина адреса ADDRES[0..15]. Так как 386 процессор имеет шестнадцатиразрядную шину данных, то и для работы с памятью используется шестнадцатиразрядная шина. Для работы с модулем памяти используется 4 шины, по две на каждый процессорный модуль, так как в курсовом проекте должна быть реализована многовходовая оперативная память. Через блок сопряжения данные передаются в один из процессорных модулей, либо по каналам ПДП на контроллеры ПУ.
5. Блок контроллеров ПУ.
Включает в себя контроллеры ПУ, которые могут использоваться обоими процессорными модулями.
Связь с процессорами происходит через блок сопряжения по шестнадцатиразрядной шине адреса и восьмиразрядной шине данных. Для прерывания процессоров блоком контроллеров используется сигнал INT. В зависимости от программного обеспечения процессорный блок организует либо программную передачу данных, либо каналы ПДП.
В курсовом проекте рассмотрены только ситуации, которые связаны с передачей данных из процессорных блоков в блок памяти и обратно. Связь между процессорами и контроллерами ПУ и соперничество за них может быть реализовано программно в специализированной операционной системе.
2. Разработка функциональной схемы
Функциональная схема разрабатываемого многопроцессорного комплекса приведена в приложении схема 2.
Рассмотрим структуру данного МПВК на основе блоков, приведенных в структурной схеме.
В блок генератора сигналов включены два одинаковых генератора, по одному для каждого процессора. Генераторами вырабатываются сигналы, на основе которых работает весь МПВК. Генераторы формируют сигналы синхронизирующие работу всех устройств, которые входят в комплекс, включая процессор (CLK); сигналы сброса всех устройств в исходное состояние (RESET); сигналы окончания очередного цикла шины и начала нового цикла (READY). Для генерации сигнала READY используются сигналы: S0,S1; ARDYN,SRDYN (разрешают формирование сигнала READYв соответствии с сигналами ARDY и SRDY соответственно).
Два генератора используются потому, что каждый процессор может выполнять свою функцию и свой цикл шины, так как у каждого есть своя шина.