Курсовая работа: Многопроцессорный вычислительный комплекс
- микропроцессор с шестнадцатиразрядными шинами данных и адреса, и управляющими сигналами;
- шестнадцатиразрядный регистр адреса и шинный формирователь;
- шинный контроллер.
Процессор (кроме работы с данными) выполняет следующие функции:
- управление контроллером и формирование вместе с ним очередного цикла шины (используются сигналы S0,S1,M/IO,HLDA);
- управление работой регистра-защелки адреса (сигналы S0,S1,HLDA);
- управление передачей данных (сигнал BHE);
Процессор использует такие входные сигналы как:
- CLK , который вырабатывается синхрогенератором;
- RESET , сброс в исходное состояние;
- READY, организация нового цикла шины;
- BUSY в данном вычислительном комплексе используется в том случае, когда второй процессор работает с памятью, чтобы остановить первый процессор если ему тоже нужна память;
- INTR , прерывания процессора;
- HOLD, запрос на захват шины.
Шинный контроллер управляет работой системной шины в зависимости от того, кокой цикл нужно выполнить: чтение или запись в память, чтение или запись в порт. Контроллер также управляет передачей данных: разрешением передачи и направлением.
Регистры-защелки адреса используются для того, чтобы выдавать требуемый адрес в течении всего цикла шины.
Шинные формирователи используются для передачи данных в обоих направлениях и выдачи данных в течение всего цикла шины.
Блок сопряжения включает следующие устройства:
- две системные шины AT для обоих процессорных модулей;
- контроллер ПДП с регистром для формирования шестнадцатиразрядного адреса;
- шинные формирователи для передачи данных с системной шины на ПУ и наоборот;
- контроллер прерываний.
Две системные шины введены для увеличения быстродействия, чтобы каждый процессор мог обращаться к памяти или к ПУ в любое время.
Контроллер ПДП организует каналы ввода-вывода для передачи данных от ПУ к памяти и наоборот минуя процессор и давая ему возможность заниматься своей задачей.
Контроллер ПДП на время передачи становится “ хозяином ” системной шины. Прямой доступ к памити организуется следующим образом: Устройствами ввода-вывода на системную шину выдаются запросы DREQ, которые принимаются контроллером; контроллером формируется запрос на захват системной шины HRQ; получив сигнал HRQ процессор выдает сигнал HLDA, подтверждающий захват системной шины; контроллером формируется сигнал DACK, сообщающий устройству ввода-вывода о начале обмена данными; контроллер выдает сформированный адрес ячейки памяти, предназначенной для обмена, причем адрес выдается побайтно; формируются сигналы MEMR, MEMW и IOR, IOW, обеспечивающие управление обменом; после окончания цикла ПДП либо повторяется цикл с изменением адреса, либо прекращается обмен и управление шиной возвращается процессору.
Контроллер прерываний служит для прерывания процессора при обращении к нему какого-либо устройства.
Прерывание организуется следующим образом:
Устройство ввода-вывода может запросить обслуживание путем подачи активного сигнала на один из входов запроса IRQ0 – IRQ7 через системную шину. Если контроллер удовлетворит запрос, его вывод INTR активизируется и соответствующий сигнал поступает на вход INTR процессора. Вход INTR микропроцессора асинхронный, то есть он может принять запрос в любое время. Процессор выдает два импульса подтверждения прерывания INTA, которые сообщают контроллеру о том, что процессор воспринял его запрос на прерывание. Первый импульс INTA используется контроллером для определения источника выдачи вектора прерывания. По второму импульсу INTA контроллер помещает на шину данных байт вектора прерывания.
Блок памяти состоит из следующих устройств: регистр адреса, шинный формирователь для данных, ПЗУ, ОЗУ.