Курсовая работа: Регистровая память типа Магазин

11

6

15

0

Q

C

9

2

Q

1

Q

R

D2

3

Q

10

U/D

Рис. 4. Схема 5-разрядного счетчика

Для построения пятиразрядного счетчика используются два двоичных четырехразрядных счетчика К561ИЕ11 (см. п.7.1). Первый счетчик D1 считает от 0(0000) до 15(1111), при этом второй счетчик D2 переключается выходом , но так как этот сигнал низкого уровня, то приходится ставить инвертор (К561ЛА7). При переносе разряда на второй счетчик требуется сбросить первый счетчик, для чего инверсный сигнал посылается на вход сброса счетчика 1. Так как счетчик должен считать +1 при входе WR, то этот сигнал надо подать на вход U/D (переключатель направления счета), а при входе RD наоборот. При переполнении счетчика 2 происходит сброс обоих счетчиков. Временная диаграмма переключений приведена на рис. 5.

Рис. 5. временная диаграмма работы счетчиков

5.2 Блок дешифрирования адреса

Блок дешифрирования адреса осуществляет доступ к регистрам в зависимости от значения адреса пришедшего по адресным линиям. Дешифратор получает значение адреса регистра от счетчика по пяти адресным линиям. В соответствии с адресом дешифратор посылает активный сигнал разрешения записи одному из регистров, который получив этот сигнал, записывает данные с шины. Аналогично действует и при чтении, получая от счетчика и инкрементора адрес считываемого регистра, он посылает активный сигнал снятия Z-состояния регистру.

Далее представлена схема реализации дешифратора на 2⁵ =32 адресов при помощи каскада дешифраторов К561ИД1.

Рис. 6. схема дешифратора 5 на 32

Следует заметить, что вначале приходит адрес WA0, за ним через некоторое время WA1, затем WA2, затемWA3 и последним приходит сигнал WA4, в связи с этим необходима задержка для сигнала WR/ до тех пор пока не придет последний адресный сигнал. В качестве элементов задержки используются микросхема К561ЛН1 – это логические элементы 2ИЛИ-НЕ. Данные элементы реализуют задержку сигнала чтения или записи, необходимую для корректной работы дешифратора. Так как активный уровень, разрешающий работу дешифратора, низкий то 2-ая микросхема К561ЛН1 – для инвертирования сигналов.

Временная диаграмма работы каскада дешифраторов представлена на рис. 7.