Курсовая работа: Технологии цифровой связи
Структурная схема кодера приведена на рисунке 6.
Цикл работы кодера для передачи n = 511 единичных элементов составляет n тактов. Тактовые сигналы формируются передающим распределителем, который на схеме не указан.
Первый режим работы кодера длится k = 501 такт. От первого тактового импульса триггер Т занимает положение, при котором на его прямом выходе появляется сигнал "1", а на инверсном - сигнал "0". Сигналом "1" открываются ключи (логические схемы И) 1 и 3 . Сигналом "0" ключ 2 закрыт. В таком состоянии триггер и ключи находятся k+1 тактов, т.е. 502 такта. За это время на выход кодера через открытый ключ 1 поступят 501 единичных элементов информационной группы k = 501.
Одновременно через открытый ключ 3 информационные элементы поступают на устройство деления многочлена хr m(х) на g(х).
Деление осуществляется многотактным фильтром с числом ячеек, равным числу проверочных разрядов (степени порождающего полинома). В рассматриваемом случае число ячеек r=10. Число сумматоров в устройстве равно числу ненулевых членов g(х) минус единица. В данном случае число сумматоров равно четырем. Сумматоры устанавливаются после ячеек, соответствующих ненулевым членам g(х). Поскольку все неприводимые полиномы имеют член х°=1, то соответствующий этому члену сумматор установлен перед ключом 3 (логической схемой И).
После k=501 такта в ячейках устройства деления окажется записанным остаток от деления r(х).
При воздействии k+1=502 тактового импульса триггер Т изменяет свое состояние: на инверсном выходе появляется сигнал "1", а на прямом - "0". Ключи 1 и 3 закрываются, а ключ 2 открывается. За оставшиеся r=10 тактов элементы остатка от деления (проверочная группа) через ключ 2 поступают на выход кодера, также начиная со старшего разряда.
Рисунок 6 – Структурная схема кодера
2.5 Построение схемы декодера для выбранного образующего полинома и пояснение его работы
Функционирование схемы декодера (рисунок 7) сводится к следующему. Принятая кодовая комбинация, которая отображается полиномом Р(х) поступает в декодирующий регистр и одновременно в ячейки буферного регистра, который содержит k ячеек. Ячейки буферного регистра связаны через логические схемы "нет", пропускающие сигналы только при наличии "1" на первом входе и "0" - на втором (этот вход отмечен кружочком). На вход буферного регистра кодовая комбинация поступит через схему И1 . Этот ключ открывается с выхода триггера Т первым тактовым импульсом и закрывается k+1 тактовым импульсом (полностью аналогично работе триггера Т в схеме кодера) . Таким образом, после k=501 тактов информационная группа элементов будет записана в буферный регистр. Схемы НЕТ в режиме заполнения регистра открыты, ибо на вторые входы напряжение со стороны ключа И2 не поступает.
Одновременно в декодирующем регистре происходит в продолжение всех n=511 тактов деление кодовой комбинации (полином Р(х) на порождающий полином g(х)). Схема декодирующего регистра полностью аналогична схеме деления кодера, которая подробно рассматривалась выше. Если в результате деления получится нулевой остаток - синдром S(х)=0, то последующие тактовые импульсы спишут информационные элементы на выход декодера.
При наличии ошибок в принятой комбинации синдром S(х) не равен 0. Это означает, что после n-го (511) такта хотя бы в одной ячейке декодирующего регистра будет записана “1”.Тогдана выходе схемы ИЛИ появится сигнал. Ключ 2 (схема И2 ) сработает, схемы НЕТ буферного регистра закроются, а очередной тактовый импульс переведет все ячейки регистра в состояние "0". Неправильно принятая информация будет стерта. Одновременно сигнал стирания используется как команда на блокировку приемника и переспрос.
Рисунок 7 – Структурная схема декодера
2.6 Получение схемы кодирующего и декодирующего устройства циклического кода с применением пакета «SystemView»
На вход кодера подается сигнал 1 и 510 нулей
Рисунок 8 – Схема кодера
На рисунке 10 представлены входной и выходной сигналы кодера, а также исправляющая комбинация к.
Рисунок 10
Рисунок 11 – Схема декодера
Рисунок 12 – сигналы декодера, полученные в окне анализа
На рисунке 13 представлен декодер с исправлением ошибок.
Рисунок 13 декодер с исправлением ошибок
Рисунок 14 сигналы декодера с исправлением ошибок