Реферат: ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ

((count == 39) // Положения ошибок в линии RxD (задаются согласно

|(count == 60) // выбранному варианту задания на курсовой проект)

|(count == 70)

|(count == 40)

|(count == 40)

|(count == 40)

|(count == 310)

|(count == 120)

|(count == 160)

|(count == 130))

begin

errRxD = 1; // ошибку формировать нужно

end

else

begin

errRxD = 0; // ошибку формировать не нужно

end

// "Всегда" с задержкой на 20 элементарных единиц времени, т. е. на один такт,

// проверяется, нужно ли формировать ошибку в линии RxC

always #20 if

((count == 9) // Положения ошибок в линии RxC (задаются согласно

|(count == 40) // выбранному варианту задания на курсовой проект)

|(count == 700)

|(count == 940)

|(count == 400)

|(count == 126)

|(count == 127)

|(count == 128)

|(count == 129)