Реферат: ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ

temp = A[N] ^ A[M]; // сохранение старого значения суммы по модулю два A[N] и A[M],

A = A >> 1; // сдвиг кода в регистре А на один разряд вправо,

A[1] = temp; // запись в первый разряд регистра А содержимого регистра temp

end

endmodule

Рис. 4.2. Пример временных диаграмм сигналов BER-тестера, полученных в результате моделирования. Из них следует, что ошибка при передаче синхросигнала по линии обнаружива