- - запись во внешнее устройство;

- - чтение с внешнего устройства;

- - чтение из памяти.

Сигналы ПМ и , ("Выдача") в логической схеме используются для стробирования управляющих сигналов.

Схема подключения СГ к ЦП стандартная. Кварцевый резонатор BQ 1 обеспечивает возбуждение генератора. Интегрирующая цепочка RC служит для первоначального сброса СГ и ЦП при включении питания, а кнопка SB1 - для принудительного сброса. На входе "Готовность" ГT присутствует уровень лог.1, т.к. предполагается, что быстродействие ЗУ и ВУ соизмеримо с быстродействием ЦП.

4. Проектирование блока запоминающих устройств

Согласно заданию блок ЦП состоит из следующих устройств:

- Центральный процессор КР580 ВМ80

- Системный генератор КР580 ГФ24

- Буфер шины адреса КР589 АП16

- Буфер шины данных КР580 ВК28

Рассмотрим подробно работу блока ЦП.

Главным элементом блока ЦП является микропроцессор. Он подключен по стандартной схеме к системному генератору. Кварцевый резонатор BQ1 обеспечивает возбуждение генератора. Интегрирующая цепочка RC обеспечивает первоначальный сброс системного генератора и микропроцессора при включении питания. Кнопка SB1 предназначена для принудительного сброса. На вход генератора «Готовность» подается лог. 1, так как предполагается, что быстродействие ЗУ и ВУ сопоставимы с быстродействием ЦП. Работа ЦП представляет собой последовательное циклическое выполнение набора инструкций. Во время машинного цикла процессор может производить чтение/запись ЗУ, чтение/запись ВУ (внешних устройств) и др. Действия микропроцессора определяют значение разрядов т.н. восьмиразрядного словосостояния ЦП. По сигналу «Строб состояния» от системного генератора словосостояние ЦП записывается в микросхему системного контролера, выполняющего в данном микроконтроллере функцию буфера шины данных, где и хранится до окончания машинного цикла. Системный контроллер объединяет в себе буфер шины данных и логическую схему управления им. Для нормального функционирования микроконтроллера шина адреса также буферизируется с помощью микросхем буфера шины адреса (БША). Включение БША должно быть таким, чтобы все 16 разрядов шины адреса передавались с его входа на выход, поэтому данный БША состоит из двух микросхем, включенных параллельно.

По заданию требуется спроектировать блок ЗУ со следующими параметрами:

- объем ОЗУ 4 Кб

- организация микросхем ОЗУ 4 Кбx1

- объем ПЗУ 4 Кб

- организация микросхем ПЗУ 1Кбx4

Это означает, что ОЗУ должно иметь 4 Кб при использовании микросхем, позволяющих хранить 4 Кб одноразрядных слов. Соответственно и для ПЗУ.

Блок ЗУ организуется по страничному принципу. Для хранения в ОЗУ 4 Кбайта необходимо 8 микросхем с организацией 4 Кбx1. Для адресации микросхем ОЗУ используются разряды А0-А11 ША.

Соответственно ПЗУ будет состоять из четырех страниц, которые будут организованы на двух микросхемах. Для адресации микросхем ПЗУ используются разряды А0-А9 ША.

Выбор той или иной страницы памяти производит адресный дешифратор. Для его разработки составим таблицу адресов ЗУ:

А	А	А	А	А	А	А	А	А	А	А	А	А	А	А	А	Адрес	№	ЗУ
15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0		стр.
0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	Нач. адр.0000	0
0	0	0	0	1	1	1	1	1	1	1	1	1	1	1	1	Кон.адр.0FFF
0	0	0	1	0	0	0	0	0	0	0	0	0	0	0	0	Нач. адр.1000	0	ПЗУ
0	0	0	1	0	0	1	1	1	1	1	1	1	1	1	1	Кон. адр.13FF
0	0	0	1	0	1	0	0	0	0	0	0	0	0	0	0	Нач. адр.1400	1
0	0	0	1	0	1	1	1	1	1	1	1	1	1	1	1	Кон. адр.17FF
0	0	0	1	1	0	0	0	0	0	0	0	0	0	0	0	Нач. адр.1800	3
0	0	0	1	1	0	1	1	1	1	1	1	1	1	1	1	Кон. адр.1BFF
0	0	0	1	1	1	0	0	0	0	0	0	0	0	0	0	Нач. адр.1C00	4
0	0	0	1	1	1	1	1	1	1	1	1	1	1	1	1	Кон. адр.1FFF

На вход разрешения дешифрации подаются сигналы ЧтП и ЗпП, объединенные по «И». В этом случае дешифрация номеров страниц ЗУ будет осуществляться лишь при обращении к ЗУ.

Сформированные сигналы «Выбор страницы» поступают на входы «выбор микросхемы» каждой страницы ЗУ. При наличии 0 на этом входе микросхема ЗУ выводится из высокоимпедансного состояния и, если это схема ПЗУ, то её выход подключается к ШД, на которую поступают данные выбранные по адресу в соответствии с состоянием разрядов А0-А9.

На микросхемы ОЗУ кроме того необходимо подать сигнал Чт\Зп . Если на этот вход подается 1, то осуществляется запись байта данных с ШД в ячейку с адресом в разрядах А0-А11 и, если подается 0 – считывание в ШД из этой ячейки. Данный режим работы обеспечивается подачей сигнала ЗпП на вход W\R каждой микросхемы памяти.

5. Проектирование интерфейсного модуля

В состав интерфейсного модуля (рис. 3) входят следующие блоки:

- адресный дешифратор (ДШ);

- регистр цифро-аналогового преобразователя (RG ЦАП);

- регистр аналого-цифрового преобразователя (RG АЦП);

- регистр вектора прерывания (RG ВП);