Курсовая работа: Проектирование устройств на языке VHDL САПР MAXPLUS II

В настоящее время для проектирования ПЛИС фирмы Altera в основном используются два типа САПР: MAX+PLUS II и Quartus. В настоящей главе рассматривается САПР MAX+PLUS, которая включает в себя полный пакет программных средств для проектирования ПЛИС фирмы Altera, в том числе синтез схем с использованием языка VHDL.

В систему MAX PLUS II входят средство для отображения иерархической структуры проекта (Hierarhy Display); графический редактор Graphic Editor; текстовый редактор (Text Editor) для создания и редактирования проектов на языках описания схем, в том числе VHDL; средство для создания и редактирования новых символов (Symbol Editor); графический редактор для ввода тестовых сигналов при моделировании (Waveform Editor); программа для компиляции проектов Compiler; средство для просмотра и редактирования результатов размещения и трассировки (Floorplan Editor); программа моделирования Simulator и другие модули.

1.2 Ввод проекта и компиляция

Для ввода проекта сначала создаются необходимые каталоги, в которых будут располагаться проекты, например, в каталоге VHDL_curs создается подкаталог grup_fio (группа_ФИО-латинскими символами), а в нем подкаталог первого проекта, например count_e. Затем необходимо открыть новый файл, для чего из основного окна надо выполнить следующую последовательность команд: File Þ New, после чего в открывшемся окне надо выбрать пункт «Text Editor File». Эта последовательность показана на рис. 3.1. Данный файл необходимо сохранить, при этом надо задать расширение VHD.

Рис. 3.1. Открытие текстового файла.

После этого необходимо зарегистрировать проект. Регистрация проекта с именем, совпадающим с именем текстового файла, осуществляется последовательным выбором пунктов меню: File Þ Project Þ Set Project to Current File. После этого проводится ввод текста проекта и выбор микросхемы (см. рис. 3.2). В приведенном на рис. 3.2 примере выбирается микросхема EPF8282ALC84.

Пусть в исходном файле введено следующее описание:

library IEEE;

use IEEE.std_logic_1164.all;

entity count_e is

port( clk, enable : in STD_LOGIC;

q : out INTEGER range 0 to 63);

end count_e;

architecture e of count_e is

begin

process (clk)

variable cnt: INTEGER range 0 to 63;

begin

if (clk'event and clk = '1') then

if enable = ‘1’ then

cnt := cnt+1;

end if;

end if;

q <= cnt;

end process;

end e;

Рис. 3.2. Выбор микросхемы

В приведенной программе описан шестиразрядный счетчик, срабатывающий по переднему фронту синхросигнала, то есть по изменению тактового сигнала с “0” на “1” (clk'event and clk = '1’'). Входной сигнал enable является сигналом разрешения, причем “1” соответствует разрешению счета, выходной сигнал счетчика q задается как целое (integer) в диапазоне от 0 до 63 (range 0 to 63). В приведенном описании используется переменная cnt, значение которой присваивается выходному сигналу q. Схема разрабатываемого счетчика приведена на рис. 3.3.

--> ЧИТАТЬ ПОЛНОСТЬЮ <--