Курсовая работа: Проектирование устройств на языке VHDL САПР MAXPLUS II

d1 | 15

d2 | 16

VCCINT | 17

d3 | 18 EPF8282ALC84-2

d4 | 19

&d5 | 20

ld | 21

RESERVED | 22

RESERVED | 23

Рис. 3.12 Размещение внешних сигналов на контактах ПЛИС.

Анализируя загрузку логических ячеек, можно заметить, что используются ячейки только строки А (блоки А1 … А5), при этом наиболее загружен блок А3, в котором используются 3 ячейки. Эта информация отражена в следующих строках.

Logic Column Row

Array Interconnect Interconnect External

Block Logic Cells Driven Driven Clocks Interconnect

A1 1/8 (12%) 1/8(12%) 1/8(12%) 1/2 2/24( 8%)

A2 1/8 (12%) 1/8(12%) 1/8(12%) 1/2 3/24( 12%)

A3 5/8 (62%) 1/8(12%) 3/8(37%) 1/2 6/24( 25%)

A4 1/8 (12%) 1/8(12%) 1/8(12%) 1/2 3/24( 12%)

A5 1/8 (12%) 1/8(12%) 1/8(12%) 1/2 3/24( 12%)

A6 1/8 (12%) 1/8(12%) 0/8(0%) 1/2 3/24( 12%)

Результаты размещения можно просмотреть также в программе Floorplan Editor (см. рис. 3.13)

Рис. 3.13 Размещение проекта в ПЛИС

На рис. 3.14. показан пример моделирования работы счетчика. Возмущающие воздействия и результат моделирования отображены в окне графического редактора Wave Editor.

Рис. 3.14. Моделирование работы счетчика с синхронной загрузкой.

Шестиразрядный реверсивный счетчик на ПЛИС типа CPLD

Работу шестиразрядного реверсивного счетчика (см. рис. 3.15) синхронизирует синхросигнал clk, входной сигнал up_down задает направление счета, причем “1” соответствует прямому счету, все остальные значения – обратному. Выходной сигнал счетчика q задается как целое в диапазоне от 0 до 63.

Рис. 3.15. Реверсивный счетчик