Курсовая работа: Проектирование устройств на языке VHDL САПР MAXPLUS II
library IEEE;
use IEEE.std_logic_1164.all;
entity count_r is
port(clk : in STD_LOGIC;
up_down : in STD_LOGIC;
q : out INTEGER range 0 to 63);
end count_r;
architecture r of count_r is
begin
process (clk)
variable cnt: INTEGER range 0 to 63;
variable direction : INTEGER;
begin
if (up_down = '1') then
direction := 1;
else
direction := -1;
end if;
if (clk'event and clk = '1') then
cnt := cnt + direction;
end if;
q <= cnt;
end process;
end r;
В данном описании, как и в предыдущих, используется переменная cnt, значение которой при приостановке процесса присваивается выходному сигналу q.
На рис. 4.6. показан пример моделирования работы счетчика.
Рис. 3.16. Моделирование работы реверсивного счетчика.
Для реализации выберем ПЛИС типа CPLD EPM7032LC44-6 семейства MAX7000.