Курсовая работа: Разработка схемы блока арифметико-логического устройства для умножения двух двоичных чисел

, (3.10)

где , – количество триггеров в регистрах RgX и RgY соответственно;

– мощность, потребляемая триггером (12 мВт).

- мощность, потребляемая схемой управления сдвигом (8 мВт).

Подставив численные значения в формулу (3.10), получим:

.

Время предустановки регистра равно времени предустановки триггера , а время задержки – времени задержки триггера .

3.3 Синтез счётчика

По принципу формирования выходных сигналов счетчики бывают последовательные и параллельные. У первых каждый разряд счётчика устанавливается последовательно вслед за предыдущим. В параллельных счётчиках переключение происходит параллельно всех разрядов. Таким образом, последовательные счётчики имеют задержку кратную разрядности, поэтому могут применяться в устройствах не критичных к быстродействию.

Разрабатываемая схема не позволяет применить последовательный счётчик, поэтому будет применяться параллельный (синхронный) счётчик. Так как необходимо считать до восьми, то счетчик будет трёхразрядным. Такой счётчик можно синтезировать как цифровой автомат с кольцевым последовательным перемещением. В этом режиме при поступлении тактового сигнала на триггеры записывается информация с комбинационных схем, преобразующих предыдущее состояние счётчика в последующее. Состояния счётчика приведены в таблице 3.4.

Таблица 3.4

N Q2 Q1 Q0 D2 D1 D0
0 0 0 0 0 0 1
1 0 0 1 0 1 0
2 0 1 0 0 1 1
3 0 1 1 1 0 0
4 1 0 0 1 0 1
5 1 0 1 1 1 0
6 1 1 0 1 1 1
7 1 1 1 0 0 0

(3.11)

(3.12)

(3.13)

Приводим данные выражения к заданному базису:

(3.14)

(3.15)

(3.16)


Схема такого счётчика показана на рис. 3.6.

Рисунок 3.6 Схема параллельного счетчика.

Мощность, потребляемую схемой, определим по формуле

. (3.17)

Подставляя численные значения, получим:

.

Максимальное время задержки счетчика в параллельном режиме будет равно сумме времени задержки КС и времени задержки триггера:

. (3.18)

Максимальный путь сигнала в КС – 2 элемента. Тогда по формуле (3.18):

.

К-во Просмотров: 485
Бесплатно скачать Курсовая работа: Разработка схемы блока арифметико-логического устройства для умножения двух двоичных чисел