Курсовая работа: Проектирование цифровых устройств в САПР ISE

architecture Structura of rg2 is

component rg port (D0, CLK: in std_logic; R : out

std_logic);

end component;

signal S11, S22 : std_logic;

begin

K11: rg port map (DD, CLK, S11);

K12: rg port map (S11, CLK, S22);

RR <= S22;

endStructura;

Каждый из блоков RG в свою очередь содержит два D‑триггера типа DTG, описание блока RG имеет следующий вид.

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity rg is

Port ( D0, CLK : in std_logic;

R : out std_logic);

end rg;

architecture Structura of rg is

component dtg port ( D, CLK : in std_logic;

Q : out std_logic);

end component;

signal S1, S2 : std_logic;

begin

K1: dtg port map (D0, CLK, S1);

K2: dtg port map (S1, CLK, S2);

R <= S2;

endStructura;