Курсовая работа: Проектирование цифровых устройств в САПР ISE
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity dtg is
Port ( D, CLK : in std_logic;
Q : out std_logic);
end dtg;
architecture Behavioral of dtg is
begin
process (CLK)
begin
if CLK'event and CLK='1' then --CLK rising edge
Q <= D;
end if;
end process;
endBehavioral;
Структура проекта будет отражена в окне исходных модулей следующим образом (см. рис. 2.23).
Рис. 2.23. Структура проекта
Если представить разрабатываемое устройство в виде традиционной схемы, то она будет иметь следующий вид (см. рис. 2.24).
Рис. 2.24. Схема устройства
Каждый из блоков RG с именами K11 и K12 имеет в своем составе узлы K1 и K2. Входная связь DD в блоке K11 называется D0, связь с именем S11 между блоками K11 и K12 в блоке K11 называется S2, в блоке K12 - D0. Выходная связь устройства RR в блоке K12 имеет название S2. Связи внутри блоков между узлами K1 и K2 называются S1.
На рис. 2.25 показан результат размещения схемы в ПЛИС xc2s15‑vq100, полученной c помощью программы FPGAEditor.
Рис. 2.25. Размещение схемы в ПЛИС
На рис. 2.25 показаны контакты P88 (вход синхросигнала CLK), P87 (вход схемы) и P86 (выход схемы). Там же показаны некоторые из связей, в том числе связь clk_BUFGP (синхросигнал на выходе глобального буфера), dd_IBUF (входной сигнал на выходе буфера IBUF) и другие. Наименование внутренних информационных связей система ISE составляет из имен компонентов, начиная с верхнего уровня. Так, например, связь k11_k2_q – это связь S1 в блоке K11 (см. рис. 2.24), в нем в свою очередь в блоке K1, а в этом блоке – выход триггера q. Связь k12_k2_q – это выходная связь S2 в блоке K12, а далее в блоке K2. Именно эта связь является выходной и поступает на контакт ПЛИС P86.
На рис. 2.26 показан фрагмент логической ячейки, в которой реализован элемент K1, который включен в состав элемента K12 (см. рис. 2.24). На выходе этой ячейки формируется связь k11_k2_q, которая упоминалась в предыдущем абзаце.