Курсовая работа: Проектирование цифровых устройств в САПР ISE
На рис. 2.14 показан пример размещения D–триггера в ПЛИС типа FPGA. На этом рисунке показаны связи D и CLK, выходная связь Q реализована внутри буфера ввода вывода P41. Синхросигнал CLK поступает на контакт P39, а затем через специализированный буфер BUFG поступает на внутренние узлы схемы. На рисунке показаны также матрицы переключений МП.
Рис. 2.14. Размещение схемы в ПЛИС типа FPGA
5. Разработка регистровой схемы
Рассмотрим разработку четырехразрядного сдвигающего регистра, обеспечивающего преобразование последовательного кода в параллельный и имеющего информационный вход DIN, вход синхронизации CLK и выход DOUT[3/0]. Ввод проекта и описание схемы на языке VHDL производится в соответствии с правилами, описанными в разделе 2.2. Тип микросхемы - ПЛИС типа FPGAxc2s15-vq100-5. Описание интерфейса данной схемы будет выглядеть следующим образом.
Рис. 2.15. Задание интерфейса разрабатываемой схемы
В качестве шаблона можно использовать пункт SerialtoParallelShiftRegister из группы сдвигающих регистров ShiftRegisters. Окончательный вид описания регистра будет следующим:
libraryIEEE;
useIEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity rg is
Port ( DIN : in std_logic;
CLK : in std_logic;
DOUT : out std_logic_vector(3 downto 0));
end rg;
architecture Behavioral of rg is
signal REG: STD_LOGIC_VECTOR(3 downto 0);
begin
process (CLK)
begin
if CLK'event and CLK='1' then
REG(3 downto 0) <= DIN & REG(3 downto 1);
end if;
DOUT <= REG;
end process;
endBehavioral;
Внешние сигналы с помощью редактора ограничений задаются на следующие контакты: din - P40, clk - P39, dout[3/0] - P41, P43, P4, P45. Для моделирования с помощью программы TestBehcher задаются временные диаграммы сигналов dinиclk, которые показаны на рис. 2.16.
