Курсовая работа: Проектирование цифровых устройств в САПР ISE
Эта панель вызывается нажатием правой клавиши мыши на строке Synthesise в окне процессов. Здесь можно изменить такие параметры, как критерий оптимизации (OptimizationGoal), уровень оптимизации (OptimizationEffort) и другие.
В результате выполнения этих этапов создается ряд отчетов. Отчет о результатах синтеза (SynthesisReport) содержит параметры синтеза, информацию о ходе компиляции исходных модулей, сообщения об ошибках и другую информацию. В отчете о выполнении процесса трансляции приведены командные строки, информация об ошибках, информация о создаваемых файлах. Отчет о размещении (FitterReport) содержит общую информацию о ресурсах ПЛИС, об общем количестве и числе используемых блоков ПЛБ, выходных контактов и их использовании и другую информацию. Так, например, отчет об использовании ресурсов содержит следующие строки:
MacrocellsProductTermsRegistersPinsFunctionBlock
Used Used Used Used Inputs Used
1/36(2%) 1/180(0%) 1/36(2%) 3/34(8%) 1/72(1%)
Стилизованное изображение микросхемы с распределением внешних сигналов по контактам показано на рис. 2.11.
Рис. 2.11. Вид микросхемы XC9536-5-PC44
Отчет о результатах временного анализа (TimingReport) позволяет оценить временные характеристики полученной схемы. Так, например, запись Clock Pad to Output Pad (tCO): 4.0ns (1 macrocell levels) характеризует время задержки срабатывания схемы после синхросигнала. Запись Minimum Clock Period: 8.0ns. свидетельствует о том, минимальный период синхросигнала составляет 8 нс, что соответствует максимальной частоте 125 МГц (Maximum Internal Clock Speed: 125.0Mhz).
Программа ChipViewer позволяет просмотреть распределение схемы по ресурсам микросхемы. На рис. 2.12 показан фрагмент схемы, из которой видно, какой функциональный блок используется, и на какие контакты выводятся внешние сигналы.
Рис. 2.12. Просмотр результатов размещения программой ChipViewer
4. Синтез и реализация проекта на ПЛИС типа FPGA
Создание проекта, ввод схемы, задание ограничений для ПЛИС типа FPGA, а также моделирование производятся также, как это описано в разделах 2.3 и 2.4. На рис. 2.13 показано окно процессов для ПЛИС типа FPGA. Содержание этих процессов отличается от процессов, приведенных на рис. 2.9, для предварительного размещения Map и окончательного размещения Place&Route.
Отчет о размещении и проведении связей (Place&RouteReport) наряду с другой информацией содержит данные о задержках сигналов внутри ПЛИС. Эта информация представляет существенный интерес, так вследствие специфики структуры ПЛИС величина задержки зависит от взаимного расположения узлов и связей между ними. Пример фрагмента отчета приведен ниже:
The Average Connection Delay for this design is: 0.512 ns
The Maximum Pin Delay is: 1.102 ns
The Average Connection Delay on the Nets is: 0.138 ns
Listing Pin Delays by value: (ns)
d<1.00 <d<2.00 <d<3.00 <d<4.00 <d< 5.00 d>=5.00
21 0 0 0 0
Рис. 2.13. Окно процессов для ПЛИС типа FPGA
Вследствие ее важности информация о задержках приводится и в других отчетах. В отчете о задержках (AsynchronousDelayReport) приводится перечень задержек всех связей:
-------------------------------
| Max Delay (ns) | Netname |
-------------------------------
1.102 D_IBUF
0.426 clk_BUFGP
0.007 clk_BUFGP/IBUFG