Курсовая работа: Проектирование цифровых устройств в САПР ISE
а
б)
Рис. 2.22. Результаты моделирования
Разработанный умножитель является комбинационной схемой, поэтому для разработчика в данном случае представляют интерес задержки распространения сигнала от входа до выхода (PadtoPad). Удобным средством для получения этих данных является программа временного анализатора TimingAnalyzer, который позволяет получить самую разнообразную информацию о задержках. На рис. 2.23 показано окно анализатора TimingAnalyzer, в котором приведен фрагмент отчета о задержках от входа до выхода (PadtoPad).
Рис. 2.23.
Ниже приведены максимальные задержки от входа до выхода.
---------------+---------------+---------+
Source Pad |Destination Pad| Delay |
---------------+---------------+---------+
a<0> |c<13> | 19.177|
a<5> |c<13> | 19.110|
b<0> |c<13> | 19.033|
b<5> |c<10> | 19.149|
b<5> |c<11> | 19.109|
b<5> |c<12> | 19.122|
b<5> |c<13> | 19.381|
---------------+---------------+---------+
Еще одним способом задания нужных временных параметров типа PadtoPad является задание временных ограничений с помощью программы редактора ограничений (ConstraintsEdior). Окно этой программы приведено на рис. 2.5, временные ограничения типа PadtoPad задаются на вкладке Global. Например, для данной схемы может быть задано максимальное значение задержки величиной 20 нс. В файле ограничений пользователя это будет задано строкой:
TIMESPEC "TS_P2P" = FROM "PADS" TO "PADS" 20 ns.
Если система САПР не сможет обеспечить требуемое быстродействие, то об этом будет сообщено разработчику, и он должен предпринять соответствующие меры, например, взять микросхему с более высоким быстродействием.
7. Использование структурного описания
Рассмотрим особенности реализации в САПР ISE схем, заданных описанием типа Structura. Пусть требуется разработать цифровую задержку на четыре такта. Самый верхний уровень описания RG2 содержит два последовательно соединенных блока типа RG с именами K11 и K12, каждый из которых представляет собой задержку на два такта. Вход схемы имеет имя DD, выход – rr. Описание схемы имеет следующий вид.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity rg2 is
Port (DD, CLK: in std_logic; RR : out std_logic);