Курсовая работа: Синтез схеми ПЛІС для інвертора
-текст моделі з коментарями державною мовою;
-побудовану на основі VHDL моделі структурну схему комп’ютера;
-додаткові роз’яснення щодо семантики VHDL моделі;
-витяги з протоколів синтезу, імплементування, програмування і діаграми часового симулювання виконання комп’ютером тестової програми.
Подамо, як приклад, витяг з протоколу імплементування комп’ютера на ПЛІС Віртекс-2.
Device utilization summary:
Number of External IOBs 40 out of 88 45%
Number of LOCed External IOBs 0 out of 40 0%
Number of SLICEs 64 out of 256 25%
Number of BUFGMUXs 1 out of 16 6%
Number of TBUFs 32 out of 128 25%
Отже, проект вимагає для реалізації 64 слайси. Це число буде меншим для коротших програм і більшим для довших. В нас можлива довжина програми в 64 інструкції.
Наступний витяг з протоколу імплементування засвідчує швидкодію (на цільовій ПЛІС Віртекс-2).
6322 items analyzed, 0 timing errors detected.
Minimum period is 11.235ns.
Maximum delay is 14.267ns.
Отже за оцінкою, комп’ютер спроможний тактуватися максимальною частотою 88 МГЦ, що на трьохциклових інструкціях забезпечувати швидкодію майже 30 MIPS.
Далі подамо розташування апаратури комп’ютера в ПЛІС Віртекс-2 і копію вікна навігатора з нашим проектом.
Текстом пояснювальної записки студент має роз’яснити інформацію, що містить вікно FloorPlanner. Щодо вікна навігатора проектів в пояснювальній записці теж треба подати роз’яснення.
Аналізом отриманих часових діаграм потрібно підтвердити, що функціонування комп’ютера відповідає тестовій програмі.
Подамо два фрагменти часової діаграми функціонування комп’ютера. Симулятор запущено на часове симулювання наступними командами:
1.Force clk 0 0, 1 50ns –repeat 100ns (тактові імпульси з частотою 10 МГц, що розпочинаються нулем).
2.Force reset 1 0. 0 70ns (форсувати скид одиницею від початку, а на 70-й нс перевести його до неактивного одиничного стану).
3.Run 6 us ( викликати симулювання перших 6-ти мікросекунд: аби встигла виконатися наша програма на частоті 10 МГц).
Детальним аналізом часових діаграм (навести його письмово) підтверджують коректне функціонування переходу на кінці програми.
За допомогою утиліти Xpower зі складу САПР WebPack визначаємо споживану розробкою потужність.
Для визначення параметричної надійності розробки обчислюють обернену величину (середній час наробки на відмову, або MTBF) суми пронормованих лямбда-параметрів всіх складових проекту (разом із конекторами, друкованими платами і пайками). Це виконують після розробки принципової схеми емулятора.
Розробка принципової схеми прототипної плати
Як аналогом розробки можна скористатися відомими прототипними платами. Сайт www.xess.com надає описи і принципові схеми низки прототипних плат з різними цільовими ПЛІС.