Курсовая работа: Синтез схеми ПЛІС для інвертора

end process;

data <= "0000"&amp; RAM(conv_integer(address(3 downto 0)))

when ((sel_ram='1') and (oe='0') and (we='1')) else

"ZZZZZZZZ";

end syn;

В відповідному розділі пояснювальної записки потрібно подати:

-текст моделі з коментарями державною мовою;

-побудовану на основі VHDL моделі структурну схему пам’яті;

-додаткові роз’яснення щодо семантики VHDL кодів;

-витяги з протоколів синтезу, імплементування, програмування і часову діаграму симулювання пам’яті даних як окремого проекту.

Розробка VHDL моделі пам’яті програм

Подамо VHDL модель постійної (так нам зручно) пам’яті програм. Ця пам’ять містить машинні коди тестової програми. За допомогою цієї моделі ми вбудовуємо програму до комп’ютера. Ясно, що зміна програми вимагатиме пересинтезу і переімплементування проекту.

library IEEE;

use IEEE.std_logic_1164.all;

use IEEE.std_logic_unsigned.all;

entity rom is

port (

sel_ram : in std_logic;

oe : in std_logic;

ADDR : in std_logic_vector (6 downto 0);

DATA : inout STD_LOGIC_VECTOR (7 downto 0));

end rom;

architecture XILINX of rom is

subtype ROM_WORD is STD_LOGIC_VECTOR (7 downto 0);

type ROM_TABLE is array (0 to 19) of ROM_WORD;

constant ROM: ROM_TABLE := ROM_TABLE '(

ROM_WORD '(x"18"), -- start of test program

ROM_WORD '(x"30"),

ROM_WORD '(x"14"),