Курсовая работа: Устройство разделения цифрового потока данных

begin

SEL <= SEL1 & SEL0 ;

Z <= IN0 when SEL = "00" else

IN1 when SEL = "01" else

IN2 when SEL = "10" else

IN3 ;

end ;

Далее составим модели для каждого устройства разделения данных, при этом дополнительно оптимизируем набор элементов и соединений для получения наибольшего возможного соответствия между задержками распространения выходных сигналов.

--DS1851.vhd

--Data Separator for AD1851/AD1861/AD1862/AD1865 parallel DAC

library ieee ;

use ieee.std_logic_1164.all ;

entity DS1851 is

port (

RST : in std_logic;

SCLK : in std_logic;

SDATA : in std_logic;

LRCLK : in std_logic;

RL1 : in std_logic;

RL0 : in std_logic;

LE : out std_logic;

CLK : out std_logic;

DOL : out std_logic;

DOR : out std_logic

);

end DS1851;

architecture v1 of DS1851 is

component SPREG16R

port ( RST : in std_logic ;