Курсовая работа: Устройство разделения цифрового потока данных

SI : in std_logic ;

Q15,Q14,Q13,Q12,Q11,Q10,Q9,Q8 : out std_logic ;

Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0 : out std_logic

) ;

end component ;

component SPREG32R

port ( RST : in std_logic ;

CLK : in std_logic ;

SI : in std_logic ;

Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24 : out std_logic;

Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16 : out std_logic;

Q15,Q14,Q13,Q12,Q11,Q10,Q9,Q8 : out std_logic ;

Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0 : out std_logic

) ;

end component ;

component DFFR

port (RST : in std_logic ;

CLK : in std_logic ;

D : in std_logic ;

Q : out std_logic ;

QN : out std_logic

) ;

end component ;

component INV

port (

IN0 : in std_logic ;

Z : out std_logic

) ;

end component;