Курсовая работа: Устройство разделения цифрового потока данных

) ;

end component ;

signal iBCLK, iSDATA, iLRCLK, iMCLK : std_logic;

signal RESET, nLRCLK, pLRCLK : std_logic;

signal o31, o63, o31n, o31p, o63n, bSDATA: std_logic;

begin

INBB: BUF port map (IN0 => BCLK, Z => iBCLK);

INBS: BUF port map (IN0 => SDATA, Z => bSDATA);

INBL: BUF port map (IN0 => LRCLK, Z => iLRCLK);

INBM: BUF port map (IN0 => MCLK, Z => iMCLK);

RSTI: INV port map (IN0 => RST, Z => RESET);

DD12A: DFFR port map (RST => RESET, D => iLRCLK,

CLK => iBCLK, Q => pLRCLK, QN => nLRCLK);

DD12B: DFFR port map (RST => RESET, D => bSDATA,

CLK => iBCLK, Q => iSDATA);

DD1: SPREG64R port map (RST => RESET, SI => iSDATA,

CLK => iBCLK, Q31 => o31, Q63 => o63);

O31B: BUF port map (IN0 => o31, Z => o31p);

O31I: INV port map (IN0 => o31, Z => o31n);

O63I: INV port map (IN0 => o63, Z => o63n);

MUXL: MUX21 port map (IN0 => o63n, IN1 => o31p,

SEL => pLRCLK, Z => SDATA_L);

MUXR: MUX21 port map (IN0 => o31n, IN1 => iSDATA,

SEL => pLRCLK, Z => SDATA_R);

INVL: INV port map (IN0 => pLRCLK, Z => LRCLK_O);

INVB: INV port map (IN0 => iBCLK, Z => BCLK_O);

INVM: INV port map (IN0 => iMCLK, Z => MCLK_O);

end v1 ;

Далее необходимо составить код для генератора отладочной последовательности.